初识Verilator
Verilator的工作原理
* 我们需要使用 C++ 编写激励文件。显然,我们不能在 testbench 中直接调用我们 .v 中的模块,所以我们要通过 Verilator 将其转化为 C++ 文件再进行调用,Verilator 为我们提供了顶层模块输入/输出引脚的接口,使我们得以对顶层模块的输入信号赋值或读取其输出信号。
* Verilator 会生成一个 Makefile 脚本,利用 GCC 等编译器将生成的 C++ 文件和我们编写的激励文件编译成成用于仿真的可执行文件。
Verilator Files
RTFM
Verilator Comma